Guía de Timings en A64 de johnrr6 traducida por AMD PRO

Re: Guía de Timings en A64 de johnrr6 traducida por AMD PRO

Row to Row Delay(also called RAS to RAS delay)(tRRD) (Retraso de Fila a Fila(también conocido como Retraso de RAS a RAS))

Ajustes = Auto, 0-7 en incrementos de 1.0

Extraído de la web de Adrian Wong:
"Esta característica de BIOS especifica la cantidad mínima de veces entre sucesivas órdenes de ACTIVACIÓN en el mísmo dispositivo DDR. Cuanto más corto es el retraso, más rápidamente será activado el próximo banco para operaciones de lectura o escritura. Sin embargo, como la activación de la fila requiere mucha corriente, usando un retraso corto puede causar una excesiva sobretensión. Para PCs normales, se recomienda un retraso de 2 ciclos ya que la sobretensión de corriente no es realmente importante. El beneficio del rendimiento de usar 2 ciclos de retraso es realmente interesante. Un retraso corto significa que cada reactivación del banco se efectuará con un ciclo de reloj menos. Esto mejora el rendimiento de lectura y escritura del dispositivo DDR. Alternad a 3 o más ciclos únicamente cuando haya problemas de estabilidad con el ajuste de dos ciclos."

Leve influencia en el ancho de banda/estabilidad.

Ajustes sugeridos para la DFI: El Timing 00 proporciona el mejor rendimiento mientras que el 4 proporciona un mejor overclock (el 4 suele ser excesivo). Deberíaias apostar probablemente por 2, el 00 es muy raro, pero ha funcionado con otras personas aún a 260Mhzs (Más bajo = Más rápido)


Write Recovery Time(tWR) (Tiempo de Recuperación de Lectura)

Ajustes = Auto, 2, 3

Extraído de la web de Adrian Wong:
"Esta característica de la BIOS controla el Tiempo de Recuperación de Escritura (tWR) de los módulos. Especifica la cantidad de retraso (en ciclos de reloj) que deben pasar tras la consecución de una operación de escritura válida, antes que un banco activo pueda ser precargado. Este retraso se requiere para garantizar que los datos en los buffers de escritura pueden ser escritos a las celdas de la memoria antes que se produzca la precarga. Cuanto más corto es el retraso, antes puede ser precargado el banco para otra operación de lectura/escritura. Esto mejora el rendimiento pero se corre el riesgo de corromper datos escritos en las celdas de la memoria. Se recomienda que seleccionéis 2 ciclos si estáis usando módulos de memoria de DDR200 o DDR266 y 3 ciclos si estáis usando módulos de memoria de DDR333 o DDR400. Podéis intentar usar un retraso más corto para mejorar el rendimiento de la memoria pero si aparecen problemas de estabilidad, invertid al retraso especificado para corregir el problema."

Leve influencia en el ancho de banda/estabilidad.

Ajustes sugeridos para la DFI: El Timing 2 mejora el rendimiento, y el Timing 3 mejora la estabilidad/overclock (Más bajo = Más rápido)


Write to Read Delay(tWTR) (Retraso de Escritura a Lectura)

Ajustes = Auto, 1, 2

Extraído de la web de Adrian Wong:
"Esta característica de BIOS controla el retraso de la orden de escritura de datos para leer (tWTR) en los timings de memoria. Esto constituye el mínimo número de ciclos de reloj que deben ocurrir entre la última operación de escritura válida y la próxima orden de lectura a el mismo banco interno del dispositivo DDR. La opción de 1 ciclo, naturalmente, ofrece un intercambio de escritura a lectura más rápida y, consecuentemente, un rendimiento de lectura mejor. La opción de 2 ciclos reduce el rendimiento de lectura pero mejorará la estabilidad, especialmente a velocidades elevadas. También puede dejaos hacer un overclock mayor al módulo de lo que normalmente sería posible. Se recomienda que seleccionéis la opción de un ciclo para un mejor rendimiento en la lectura de memoria si estáis usando módulos de memoria de DDR266 o DDR333. También podéis intentar usar la opción de 1 ciclo con módulos de memoria DDR400. Pero si encontráis problemas de estabilidad, invertid al ajuste de serie de 2 ciclos."

Extraído de la BIOS de la DFI:
"Este ajuste de BIOS especifica el restraso de escritura a lectura. Samsung llama a esto TCDLR (Órden de Lectura de los Últimos Datos). Esto se mide desde el extremo creciente continuando por los últimos datos estroboscópicos desenmascarados hasta el extremo creciente de la próxima orden de lectura. JEDEC normalmente especifica esto como un ciclo."

Leve influencia en el ancho de banda/estabilidad.

Ajustes sugeridos para la DFI: El Timing 1 mejora el rendimiento, y el Timing 2 mejora la estabilidad/overclock (Más bajo = Más rápido)


Read to Write Delay(tRTW) (Retraso de Lectura a Escritura)

Ajustes = Auto, 1-8 en incrementos de 1.0

Parafraseado de la web de Adrian Wong:
"Cuando el controlador de memoria recibe una orden de escritura, inmediatamente después de leer la orden, normalmente aparece un periodo adicional de retraso antes que la orden de escritura se inicie. Como su nombre indica, este ajuste de BIOS os permite saltar (o aumentar) ese retraso. Esto mejora el rendimiento de escritura del subsistema de memoria. Por lo tanto, se recomienda habilitar esta característica para hacer unas re(lectura-a-escritura) más rápidas. Sin embargo, no todos los módulos de memoria pueden funcionar con una re(lectura-escritura) tan apretada. Si vuestros módulos de memoria no pueden manejar esta vuelta tan rápida, los datos escritos en el módulo de memoria pueden perderse o corromperse. Por tanto, cuando os encontréis problemas de inestabilidad, deshabilitadlo (o aumentad el valor) de esta característica para corregir el problema."

Extraído de la BIOS de la DFI:
"Este campo especifica el retraso de lectura a escritura. Éste no es un parámetro específico de los Timings, pero debe ser tenido en cuenta debido a las latencias de enrutamiento en la frecuencia del bus posterior. Se cuenta desde la primera ranura de dirección del bus que no fue asociada con parte de la lectura múltiple."

Leve influencia en el ancho de banda/estabilidad.

Ajustes sugeridos para la DFI: El Timing 1 mejora el rendimiento, y el Timing 4 mejora la estabilidad/overclock (el 4 suele ser excesivo). Se recomienda intentar 1 y pasar al 2 si es inestable. (Más bajo = Más rápido)


Refresh Period(tREF) (Periodo de Actualización)

Ajustes = Auto, 0032-4708 en incrementos variables

1552= 100mhz(?.?us)
2064= 133mhz(?.?us)
2592= 166mhz(?.?us)
3120= 200mhz(?.?us) (parece ser que le gusta a las Bh-5,6 a 250+ Mhzs)
---------------------
3632= 100mhz(?.?us)
4128= 133mhz(?.?us)
4672= 166mhz(?.?us)
0064= 200mhz(?.?us)
---------------------
0776= 100mhz(?.?us)
1032= 133mhz(?.?us)
1296= 166mhz(?.?us)
1560= 200mhz(?.?us)
---------------------
1816= 100mhz(?.?us)
2064= 133mhz(?.?us)
2336= 166mhz(?.?us)
0032= 200mhz(?.?us)
---------------------
0388= 100mhz(15.6us)
0516= 133mhz(15.6us)
0648= 166mhz(15.6us)
0780= 200mhz(15.6us)
---------------------
0908= 100mhz(7.8us)
1032= 133mhz(7.8us)
1168= 166mhz(7.8us)
0016= 200mhz(7.8us)
---------------------
1536= 100mhz(3.9us)
2048= 133mhz(3.9us)
2560= 166mhz(3.9us)
3072= 200mhz(3.9us)
---------------------
3684= 100mhz(1.95us)
4196= 133mhz(1.95us)
4708= 166mhz(1.95us)
0128= 200mhz(1.95us)

Parafraseado de la web de Adrian Wong:
"Esta característica de BIOS os permite ajustar el intervalo de actualización de los chips de la memoria. Hay varios ajustes diferentes en la opción Auto. Si se selecciona la opción auto, la BIOS preguntará a los chips SPD de los módulos de la memoria y usará el ajuste más bajo posible encontrado para máxima compatibilidad. Para mejor rendimiento, deberíais incrementar el intervalo de actualización de los valores de serie (15.6 µsec para 128Mbit o chips más pequeños y 7.8 µsec para 256Mbit o chips de memoria mayores) hasta 128 µsec. Tened en cuenta que si incrementáis el intervalo de actualización demasiado, las celdas de la memoria pueden perder sus contenidos. Por lo tanto, deberíais empezar con incrementos pequeños en el intervalo de actualización y comprobar vuestro sistema tras cada aumento antes de incrementarlo de nuevo. Si encontráis problemas de estabilidad mientras incrementáis el intervalo de actualización, reducid el intervalo de actualización paso a paso hasta que el sistema sea estable."

Explicado por Sierra en ABXzone:
La información de debajo fue tomada de una vieja guía de RAM. En resumidas cuentas, un módulo de memoria está hecho de celdas eléctricas. El proceso de actualización recarga esas celdas, las cuáles son ordenadas en las filas de los chips. El ciclo de actualización es el número de filas que deben ser actualizadas.

"Periódicamente la carga guardada en cada bit debe ser actualizada o la carga decaerá y el valor del bit de los datos se perderá. DRAM (Acceso Aleatorio Dinámico a la Memoria) es realmente un puñado de condensadores que pueden almacenar energía en una serie de bits. La serie de bits puede ser accedida aleatoriamente. Sin embargo, los condensadores únicamente pueden almacenar esta energía durante un corto periodo de tiempo antes que se descarguen. Por lo tanto, la DRAM debe ser actualizada (recargando los condensadores) cada 15.6µs (un microsegundo es igual a 10-6 segundos) por fila. Cada vez que los condensadores son actualizados, la memoria es reescrita. Por esta razón, la DRAM es también conocida como memoria volátil. Usando el método RAS-ONLY-REFRESH (ROR) (Actualización Única del RAS), la actualización es realizada de una manera sistemática, cada columna es actualizada secuencialmente fila por fila. En un módulo de EDO cada fila requiere 15.6µs para actualizarse. Por lo tanto, en un módulo 2K, el tiempo de actualización por columna sería de 15.6µs x 2048 filas = 32ms (1 milisegundo igual a 10-6 segundos). Este valor es conocido como tREF. Es el intervalo de actualización de una serie entera."

Aquí hay una interesante discusión sobre el tREF en el foro de DFI:
http://www.dfi-street.com/forum/showthread.php?t=10411

Aquí hay una maravillosa tabla de Dracula sobre el tREF Tabla del tREF

Leve influencia en el ancho de banda/estabilidad.

Ajustes sugeridos para la DFI: Parece ser que el tREF, como el tRAS, no es una ciencia exacta. También parece ser que los ajustes 15.6µs, y 3.9µs funcionan bien, y que el ajuste 1.95µs da un ancho de banda menor. Los desconocidos (?.?µs) son tiros a boleo. Muchos usuarios encuentran que el ajuste 3120= 200Mhzs(?.?µs) da el mejor equilibrio entre rendimiento y estabilidad, pero esto probablemente variará enormemente de un tipo de RAM a otra.

Write CAS# Latency(tWCL) (Latencia de la escritura del CAS#)

Ajustes = Auto, 1-8

Parafraseado de la web Lost Circuits:
"Latencia de la escritura variable del CAS(tWCL): La SDRAM convencional incluyendo la DDR I usa accesos aleatorios como su propio nombre indica. Esto significa que el controlador es libre de escribir en cualquier emplazamiento en el espacio físico de la memoria, el cuál, en la mayoría de casos, escribirá en cualquier página abierta y hacia la dirección de columna más cercana a el (CAS) estroboscópico. El resultado es una latencia de escritura de 1T, como opuesto a la lectura o valor de la latencia del CAS 2, 2,5 o 3. Este ajuste debería de ser siempre 1, a menos que estemos usando DDR II."

Gran influencia en el ancho de banda / Desconocida influencia en la estabilidad.

Ajustes sugeridos para la DFI: La mayoría de gente puede puede usar 1. RGone, en DFI-Street, dice que #5 en este ajuste funciona en su placa base con "cualquier" marca o tamaño y velocidad de memoria. Se recomienda intentar usar 1.


DRAM Bank Interleave (Interpolación del Banco de la DRAM)

Ajustes = Enable, Disable

Parafraseado de la web de Adrian Wong:
"Esta característica de BIOS os habilita a ajustar el modo de interpolación de la interfaz SDRAM. La interpolación permite a los bancos de la SDRAM alternar su actualización y ciclos de acceso. Mientras un banco está siendo accedido el otro sufrirá su ciclo de actualización. Esto mejora el rendimiento de la memoria enmascarando los ciclos de actualización de cada banco de memoria. Un examen de cerca revelará que como los ciclos de actualización de todos los bancos de memoria están escalonados, producirá un tipo de efecto de pipeline (tubería de distribución). Sin embargo, la interpolación de bancos únicamente funcionará si las direcciones solicitadas conecutivamente no están en el mismo banco. Si están en el mismo banco de memoria, entonces los datos de las transacciones se comportan como si los bancos no estuviesen interpolados. El procesador tendrá que esperar hasta que la primera transacción de datos y la actualización del banco de memoria se haya completado antes de enviar otra dirección a ese banco. Todos los módulos de SDRAM actuales soportan el interpolado de banco. Se recomienda habilitar esta característica siempre que sea posible."

Gran influencia en el ancho de banda/estabilidad.

Ajustes sugeridos para la DFI: Habilitadlo siempre que sea posible. Es un ajuste que influye bastante en la mejora del ancho de banda. Desabilitadlo para ganar estabilidad y su correspondiente pérdida de ancho de banda. (Habilitado = Más rápido)


DQS Skew Control (Control Oblicuo del DQS)

Ajustes = Auto, Increase Skew, Decrease Skew

Extraído de Lost Circuits:
"Es verdad que bajas oscilaciones en el voltaje habilitan frecuencias altas pero llegado a cierto punto, la rampa mostrará una desviación oblicua significativa. Esta desviación oblicua se puede reducir con un incremento de la fuerza conductora, aunque con la desventaja de un voltaje excesivo o insuficiente en los aumentos o disminuciones de los extremos, respectivamente. Un problema adicional en la señal a altas frecuencias es el fenómeno de los retrasos del rastro. La solución en DDR fue añadir una frecuencia delantera en forma de unos simples datos estroboscópicos. La DDR II va más allá añadiendo un bidirecionamiento, un diferencial de buffers de entrada y salida estroboscópicos consistentes en un DQS y /DQS como señal de activación o desactivación. El diferencial consiste en que las dos señales son medidas una contra otra en vez de usar una simple señal estroboscópica y un punto de referencia. En teoría, las señales de activación y desactivación deberían ser simétricas una respecto a la otra, pero realmente se presentan de manera distinta. Esto significa que habrá unos retrasos oblicuos inducidos para alcanzar altos o bajos voltajes de salida (VOH y VOL) y los puntos de cruce entre el DQS y el /DQS utilizados por la frecuencia delantera no coincidirán necesariamente con el voltaje de referencia cruzado (Vref) o incluso serán constantes desde una frecuencia a la siguiente. La unión mal realizada entre la frecuencia y los puntos de referencia de datos es conocida como DQ-DQS Skew."



Traducción de la imagen:

1) El /DQS alcanza el umbral de voltaje de salida más alto

2) Los puntos de cruce de los ajustes estroboscópicos bidireccionales adelantados a los límites de la frecuencia.

3) Los puntos de cruce del DQ y VRef no caen en el límite de la frecuencia.


Leve influencia en el ancho de banda/estabilidad.

Ajustes sugeridos para la DFI: Increase para rendimiento y Decrease para estabilidad. Se recomienda intentar Increase. (Increase = Más rápido, Decrease = Más lento)


DQS Skew Value (Valor Oblicuo del DQS)

Ajustes = Auto, 0-255 en incrementos de 1.0

Éste es el valor que parece incrementarse o reducirse cuando ajustáis el DQS Skew Control (Control Oblicuo del DQS). No parece ser un Timing muy sensible.

Leve influencia en el ancho de banda/estabilidad.

Ajustes sugeridos para la DFI: No parece ser un Timing muy sensible. Intentad de 50 a 255 con el ajuste de arriba "Increase Skew". (Más alto = Más rápido)


DRAM Drive Strength (Fuerza conductora de la DRAM)

Ajustes = Auto, 1-8 en incrementos de 1.0

Parafraseado de la web de Adrian Wong:
"Llamado algunas veces fuerza conductora. Esta característica os permite controlar la fuerza de la señal de los datos del bus de memoria. Incrementando la fuerza conductora del bus de memoria se puede incrementar la estabilidad durante el overclock. La fuerza conductora de la DRAM es la fuerza de la señal de la línea de datos de la memoria. Un número alto significa una señal más fuerte, y generalmente, se recomienda para mejorar la estabilidad de un módulo overclockeado. Teóricamente, el TCCD funciona mejor con una fuerza conductora débil mientras todos los demás prefieren una señal fuerte.

Comentado por bigtoe:
Si tenéis la opción en Auto esto ajustará una fuerza conductora débil, esto es bueno para módulos basados en TCCD pero malo para todos lo demás. Tras testar y haber ido eliminando errores de la placa, he llegado a la siguiente conclusión. Las opciones 1 3 5 7 son todos ajustes débiles, como si estuviese en Auto. 1 es la opción más débil mientras 7 es el ajuste más cercano a una señal normal dentro de las débiles que nuestra DFI nos permite. Las opciones 2 4 6 8 son ajustes normales, siendo 8 el ajuste con la fuerza más alta. Si estáis usando TCCD podéis intentar 3 5 o 7 como ajustes conductores ya que parece que permite conseguir buenas frecuencias. Si estáis usando VX o BH Gold, o cualquier otro módulo del rango de OCZ, podéis usar 8 o 6.

Gran influencia en la estabilidad.




Ajustes sugeridos para la DFI: Comentado por bigtoe "Si estáis usando TCCD podéis intentar 3 5 o 7 como ajustes conductores ya que parece que permite conseguir buenas frecuencias. Si estáis usando VX o BH Gold, o cualquier otro módulo de la gama de OCZ, podéis usar 8 o 6."


DRAM Data Drive Strength (Fuerza Conductora de los Datos de la DRAM)

Ajustes = Niveles 1-4 en incrementos de 1.0

Extraído de la web de Adrian Wong:
"La fuerza conductora MD determina la fuerza de la señal de la línea de datos de la memoria. Cuanto más alto es el valor, más fuerte es la señal. Es básicamente usado para potenciar la capacidad de conducción de la DRAM usando una gran cantidad de DRAM (múltiples y/o DIMMs de doble cara). Por tanto, si estáis usando una gran cantidad de DRAM, deberíais ajustar esta función en High (Alto). Debido a la naturaleza de las opciones de esta BIOS, es posible usarla como ayuda en el overclock del bus de la memoria. Vuestro DIMM SDRAM puede no overclockearse tan bien como queríais. Pero aumentando la fuerza de la señal de la línea de datos de la memoria, es posible mejorar la estabilidad en velocidades overclockeadas. Aún así, esto no es un método infalible para overclockear el bus de la memoria. Además, incrementar la fuerza de la señal del bus de memoria no mejorará el rendimiento de los DIMMs SDRAM. Por tanto, es aconsejable dejar la fuerza conductora MD en Low (Baja) a menos que tengáis una gran cantidad de DRAM o si estáis intentando estabilizar un DIMM overclockeado."

Leve influencia en la estabilidad.

Ajustes sugeridos para la DFI: Muchos han sugerido usar nivel 1 o 3 si se tiene el CPC habilitado. Con el CPC, todo lo que sea por encima de 1 da a algunos usuarios una inestabilidad extrema. A algunos usuarios les gusta usar el nivel 3 con el CPC habilitado. Algunos otros han conseguido usar el nivel 2-4 con el CPC deshabilitado. Yo he tenido buena suerte con el CPC habilitado y el nivel 4. (Más alto = Más rápido)


Max Async Latency (Latencia Asíncrona Máxima)

Ajustes = Auto, 0-15 en incrementos de 1.0

No he podido encontrar nada sobre este ajuste en particular y no estoy seguro de la parte de RAM a la que afecta. Si tenéis información sobre este ajsute, por favor, posteadla y actualizaré esta sección. Comentado por HiJon89 "El ajuste de Latencia Asíncrona Máxima mostrará su diferencias más grandes en cada Test de Latencias del Everest. De 8ns a 7ns en mi BH-6 da una diferencia de 1ns en el Test de Latencias del Everest. De 7ns a 6ns baja otros 2ns."

Leve influencia en el ancho de banda/estabilidad.

Ajustes sugeridos para la DFI: 7ns es el valor de serie. Se sugiere empezar por 7ns e intentar desde 5ns a 10ns. Comentado por HiJon89: "6ns es muy apretado, yo os recomendaría usar 6ns para UTT o BH-5 pero no para TCCD. Con 7ns pierde, pero va bien para obtener mejores velocidades con UTT o BH-5. Con 8ns pierde mucho en UTT o BH-5, pero va bien para conseguir DDR600 con TCCD. Con 9ns se pierde muchísimo para TCCD y debería únicamente ser usado para intentar conseguir DDR640+." (Más bajo = Más rápido)


Read Preamble Time (Tiempo de Preámbulo de Lectura)

Ajustes = Auto, 2.0-9.5 nanosegundos en incrementos de 0.5

Extraído de la BIOS de la DFI:
"Este ajuste de BIOS especifica el tiempo anterior al retorno de la escritura máxima del DQS. Se muestra cuando el DQS debería encenderse." Extraído de una vieja guía de memorias Samsung: "Preámbulo del DQS en lectura: La DDR SGRAM usa una señal de datos estroboscópica, DQS, para incrementar el rendimiento. La señal DQS es bireccional la cuál se invierte cuando hay alguna transferencia de datos de la DDR SGRAM al controlador gráfico o del controlador gráfico a la DDR SGRAM. Antes de una lectura de datos múltiple, el DQS señala las transiciones desde Hi-Z a una lógica poco válida. Esto es conocido como preámbulo estroboscópico de los datos. Esta transición desde Hi-Z a la lógica escasa, nominalmente sucede un ciclo antes al primer extremo de datos válidos.

Leve influencia en el ancho de banda/estabilidad.

Ajustes sugeridos para la DFI: 5.0 es el valor de serie cuando ajustamos la opción Auto. Se sugiere empezar con 5.0 e ir probando en el rango (4.0-7.0) dependiendo de la RAM. (Más bajo = Más rápido)

Idle Cycle Limit (Límite del Ciclo en Reposo)

Ajustes = Auto, 0-256 en incrementos diversos

Extraído de la BIOS de la DFI:
"Este ajuste de BIOS especifica el número de ciclos de memoria antes de forzosamente cerrar (precargar) una página abierta." Parece que este ajuste es el número máximo de intentos permitidos para una página de memoria para leer antes que el arbitraje se deshaga de él y fuerce una vez más la precarga para esa página.

Leve influencia en el ancho de banda / Gran influencia en la estabilidad.

Ajustes sugeridos para la DFI: El ajuste Auto por defecto a 256 ciclos parece ser excesivo. Si poseéis una RAM de mediocre, entonces yo lo dejaría en Auto. Si vuestras RAM buena, yo intentaría 16-32 ciclos. Yo he tenido suerte con 16 ciclos en BH-5. (Más bajo = Más rápido)


Dynamic Counter (Contador Dinámico)

Ajustes = Auto, Enable, Disable

Extraído de la BIOS de la DFI:
"Este ajuste de BIOS especifica el contador de ciclos de retraso dinámicos a habilitar o deshabilitar. Si se habilita, se fuerza a cada entrada en la tabla de la página a ajustar dinámicamente el límite de ciclos en reposo basados en el tráfico de página fallida/conflicto de página." Parece ser que este ajuste está directamente relacionado con el Límite de Ciclos en Reposo y si se habilita, se haría caso omiso de los ajustes de ciclos existentes para el Límite de Ciclos en reposo y forzaría ese ajuste a ajustarse basándose en los conflictos que van ocurriendo.

Leve influencia en el ancho de banda/estabilidad para algunos y Gran influencia en el ancho de banda/estabilidad para otros.

Ajustes sugeridos para la DFI: La opción Auto normalmente deshabilita este ajuste. Habilitadlo para incrementar el rendimiento. Desabilitadlo para incrementar la estabilidad. Este ajuste puede tener una gran repercusión. Me he dado cuenta que se cuelga cuando lo habilito hasta que he regulado otros ajustes. También me he dado cuenta que hay una mejora en el ancho de banda una vez encontrados otros ajustes que me permiten habilitar éste. Aurhinius ha informado que desabilitarlo MEJORÓ su ancho de banda en 50 puntos usando TCCD. Éste es uno de esos Timings que definitivamente depende de qué versión de BIOS y tipo de memoria estén siendo usados. (Más bajo = Más rápido = ¿Quizás?)


R/W Queue Bypass (Cola de Interconexión de la L/E)

Ajustes = Auto, 2x, 4x, 8x, 16x

Extraído de la BIOS de la DFI:
"Este ajuste de BIOS especifica el número de veces que la operación más antigua en el DCI (Interfaz de Control del Dispositivo) de lectura/escritura en cola puede ser interconectada antes que el árbitro se superponga y la operación más antigua sea elegida." Es similar al Idle Cicle Limit (Límite de Ciclos en Reposo) exceptuando que este árbitro afecta a la cola de Lectura/Escritura de la página de memoria.

Leve influencia en el ancho de banda / Gran influencia en la estabilidad.

Ajustes sugeridos para la DFI: 16x es el valor de serie y yo me quedaría con él a menos que estéis teniendo problemas de inestabilidad. Si el sistema es inestable, se sugiere usar 8x o incluso 2x o 4x para conseguir el máximo overclock. (Más alto = Más rápido----más pequeño = Más estable)


Bypass Max (Máxima Interconexión)

Ajustes = Auto, 0x-7x en incrementos de 1.0

Extraído de la BIOS de la DFI:
"Este ajuste de BIOS especifica el número de veces que una entrada antigua en el DCQ (Cola? de la Cadena Dependiente) puede ser interconectada arbitrariamente antes que la elección del árbitro sea vetada." Estuve buscando por todas partes este ajuste y creo que hace de enlace de memoria con el controlador de memoria de la CPU. Si encontráis información, posteadla y lo actualizaré.

Leve influencia en el ancho de banda/estabilidad.

Ajustes sugeridos para la DFI: El valor de serie es 7x. Se sufiere usar 4x-7x para conseguir el máximo rendimient/estabilidad. Comentado por HiJon89: "El Bypass Max (La Interconexión Máxima) debería o 7x o 4x, no hay demasiada diferencia, pero 7x parece se levemente más estable pero con algo menos de rendimiento. (Más bajo = Más rápido)


32 Byte Granulation (Granulación del Octeto 32)

Ajustes = Auto, Disable (8burst), Enable (4burst)

Extraído de la BIOS de la DFI:
"Este ajuste de BIOS especifica si se debería elegir el contador múltiple para optimizar el ancho de banda del bus de los datos para accesos de 32 byte." Deshabilitándolo permite el mejor rendimiento (máximo tamaño de la ráfaga).

Leve influencia en el ancho de banda / Gran influencia en la estabilidad.

Ajustes sugeridos para la DFI: La opción Auto lo deshabilita (8burst) como la opción de serie en la mayoría de los casos. Intentad Disable (Deshabilitado) (8burst) para más ancho de banda. Intentad enable (Habilitado) (4burst) para mayor estabilidad. (Deshabilitado = Más rápido)

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Ahí queda eso. Lo he traducido porque realmente me parecía muy interesante y creo que todo el mundo debería tener acceso a ello, sea capaz o no de entender el inglés.

No soy traductor, así que espero que no me linchéis. Realmente creo que está bien traducida salvo algunas palabras que quedan algo forzadas, pero no he podido encontrar nada mejor. Si sois capaces de aportar algo, bienvenido será, no lo dudéis

Recordar que yo simplemente os he acercado todo esto para que la comunidad hispanohablante lo pueda entender. El verdadero mérito de toda esta información/guía es de sus respectivos autores. Por eso mismo, lo hago constar tanto al principio como al final de la guía, igual que lo hizo johnrr6 en su momento. Mis felicitaciones a todos los autores.

Un saludo a todos,

AMD PRO

PD: Ya que no es una guía escrita por mí, sino traducida, en esta ocasión, sí os pediría que si la colgáis en algún otro sitio me informaseis antes de ello. Y sobre todo, respetad la integridad de la misma, ello incluye enlaces, estructura y créditos. Por tanto, que quede claro, esta guía NO ES "hazloquequierasconellaware" como las otras. Muchas gracias ^^.

Re: Guía de Timings en A64 de johnrr6 traducida por AMD PRO

Excelente traduccion, gracias por tu trabajo la verdad que me sirvio mucho, tengo que reconocer que en esto estaba verde y esta guia me ayudo mucho, gracias otra ves y un saludo nos estamos escribiendo.

Re: Guía de Timings en A64 de johnrr6 traducida por AMD PRO

Ante todo,gracias por toda esta teoria, me a venido de maravilla.
Si actualizaras todo esto para ddr2 nos vendria de maravilla.
En mi caso me hacabo de pasar a ddr2 con un amd, y la placa (asus m2n32-sli deluxe con una bios award) y el caso es que trae aun mas configuraciones para la ram que no entiendo, y lo unico que cosigo configurandola en manual es perdida de rendimiento.Un saludo y gracias de nuevo.

Re: Guía de Timings en A64 de johnrr6 traducida por AMD PRO

segun tengo entendido los timmings son los mismos para DDR que para DDR2


Un saludo.

Re: Guía de Timings en A64 de johnrr6 traducida por AMD PRO

Semejante CopyPast!! XDD

Re: Guía de Timings en A64 de johnrr6 traducida por AMD PRO

Con el permiso del traductor de la guia porsupuesto

Re: Guía de Timings en A64 de johnrr6 traducida por AMD PRO

En mi placa base Asus A8N-SLI con la bios beta que lleva le sale un valor en la BIOS que se llama Read to Write Time.

¿Sabéis a que se podría corresponder con lo de la bios de la DFI? ¿Sería el Read to Write Delay?

Hace tiempo puse un post porque tengo dos ram DDR400 con distintos timmings:
2x512MB OCZ - 2-2-2-5
2x512MB Kington HyperX - 2.5-3-3-8

Se me ha ido la pila de la placa y ahora otra vez no me van estables, tengo que probar timings, voltajes y toa la ostia otra vez... ¡Mielda!

Akí os dejo el enlace http://foro.hispazone.com/overclocki...-asus-a8n.html