Existencia del NBCC (North Bridge Core Clock)

Terrez

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#1

Existencia del NBCC (North Bridge Core Clock)

28-12-08, 15:17:31

Bien pues hablando con PGM sobre los problemas del chipset P965 para realizar Overclock nos acordamos de el "NBCC" (Norh Bridge Core Clock) y yo personalmente veía muchas cosas que no me cuadraban de esta "supuesta" implementación en los chipsets.

Por eso antes de integrarlo en la guía para dar MI opinión sobre esto, quiero mostraros que es y si realmente existe:

1º ¿Que es?

Se toma que la frecuancia del BUS del micro (Host Clock) funciona de forma sincronizada con la frecuencia interna del MCH (North Bridge Core Clock), esto es así hasta que se rumorea que el P965 no funciona así y que los demás posteriores tampoco (esto último es el segundo rumor). Pues su aplicación es que si disminuimos el multiplicador del micro aunque no le hagamos overclock aumenta la frecuencia de funcionamiento interna del MCH.

2º ¿Como se calcula?

Sencillo se aplica de la siguiente manera:

NBCC = Multiplicador por defecto / Multiplicador fijado por usuario * BUS

3º ¿Para que sirve?

Realmente no se sabe que utilidad tiene a parte de fastidiar, no aumenta el rendimiento puesto que si disminuimos el multiplicador deberíamos de mostrar una pérdida bastante pobre de rendimiento.

4º ¿Que puntos flacos tiene esta Teoría o Leyenda Urbana?

- Para empezar tenemos lo más evidente: ¿Para que se ahce esto?, no hay nada que muestre alguna utilidad a la variación del NBCC.

- Si realmente existiese ese parámetro tendríamos programas como el CPU-Z y el Lavalys Everest con ese parámetro, como todos vemos no lo muestran.

- Intel no ha comunicado nunca la existencia de dicho parámetro y/o su inclusión en determinados chipsets.

- Intel en sus datasheet muestran que no existe dicho parámetro:

-- P965: Mostramos lo que aparece en la página 33 sobre MCH clocking:

Originalmente publicado por Intel

1.3.9 (G)MCH Clocking

• Differential Host clock of 133/200/266 MHz (HCLKP/HCLKN). These clock
frequencies support transfer rates of 533/800/1066 MT/s. The Host PLL generates 2x, 4x, and 8x versions of the host clock for internal optimizations.

• Chipset core clock synchronized to host clock

• Internal and external memory clocks of 266 MHz, 333 MHz, and 400 MHz
generated from one of two (G)MCH PLLs that use the host clock as a reference. This includes 2x and 4x for internal optimizations.

• The PCI Express* PLL of 100 MHz. This serial reference clock (GCLKP/GCLKN) generates the PCI Express core clock of 250 MHz (82Q965, 82G965, 82P965 (G)MCH only).

• Display timings are generated from display PLLs that use a 96 MHz differential non-spread spectrum clock as a reference. Display PLLs can also use the SDVO_TVCLKIN[+/-] from an SDVO device as a reference. (82Q965, 82Q963, 82G965 GMCH Only)

• All of the above clocks are capable of tolerating Spread Spectrum clocking as defined in the Clock Generator specification.

• Host, Memory, and PCI Express Graphics PLLs, and all associated internal clocks are disabled until PWROK is asserted.

Y página 359 sobre clocking:

Originalmente publicado por Intel

10.9 Clocking

The (G)MCH has a total of 5 PLLs providing many times that many internal clocks. The PLLs are:

• Host PLL. This PLL generates the main core clocks in the host clock domain. It can also be used to generate memory and internal graphics core clocks. It uses the Host clock (H_CLKIN) as a reference.

• Memory IO PLL. This PLL optionally generates low jitter clocks for memory IO interface, as opposed to from Host PLL. Uses the Host FSB differential clock (HPL_CLKINP/HPL_CLKINN) as a reference. Low jitter clock source from Memory IO PLL is required for DDR667 and higher frequencies.

• PCI Express PLL (82Q965, 82G965, 82P965 (G)MCH only). This PLL generates all PCI Express related clocks, including the Direct Media that connect to the ICH8. This PLL uses the 100 MHz clock (G_CLKIN) as a reference.

• Display PLL A. This PLL generates the internal clocks for Display A. It uses
D_REFCLKIN as a reference.

• Display PLL B – This PLL generates the internal clocks for Display B. It uses D_REFCLKIN as a reference.

• CK505 is the new clock chip required for the Q965, Q963, G965, P965 Express chipset platforms.

Podemos ver este documento en: Datasheet P965

- Intel en sus posteriores chipsets no aparece nada sobre Asincronismo con el BUS del procesador en cualquier documento, cierto que no aparece nada sobre sincronismo, pero eso es algo obvio, si hubiese cambio sobre la sincronización aparecería que este chipset va Asincrono con el BUS del micro cosa que no aparece.

Es decir Intel si aplica ese cambio tiene obligación de poner en el documento ese cambio tal como ha ido apareciendo en numerosos documentos que la frecuencia interna del MCH está sincronizada con el BUS del micro.

- Si realmente esto fuese así tendríamos forzando en extremo a nuestros chipsets con el ahorro de energía. Es decir sin meternos en overclock tenemos un E6800 (2.926 MHz, 266 MHz x 11) y activamos la tecnología de "SpeedStep" que rebaja la frecuencia del microprocesador bajando el multiplicador, veamos que pasaría:

NBCC = Multiplicador por defecto / Multiplicador fijado por usuario * BUS

NBCC = 11 / 6 * 266 MHz = 1.8333 * 266 MHz = 487.666 MHz
Otro ejemplo tenemos un E8600 (3.333 MHz, 333 MHz x 10.5):

NBCC = 10 / 6 * 333 MHz = 1.666 * 333 MHz = 555 MHz

Y último ejemplo tenemos un E5200 (2.500 MHz, 200 MHz x 12.5):

NBCC = 12.5/6 * 200 = 2.0833 * 200 MHz = 416.666 MHz

5º ¿Existe realmente?

Viendo friamente los datos arrojados nos encontramos que dificilmente puede haber implementado este parámetro Intel, nada nos muestra que realmente exista al menos buscando en sitios oficiales de Intel y actuando bajo la lógica. Mi opinión es que hasta que no se demuestre lo contrario no existe esta relación.

Saludos

Editado por última vez por Terrez 28-12-08, 16:19:12.

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